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    量產測試如何避坑?這份指南給你答案
    來源:半導體行業觀察 | 作者:chnchip | 發布時間: 2022-08-02 | 837 次瀏覽 | 分享到:

           由摩爾精英主辦的《半導體測試經濟學》線上研討會反響熱烈。研討會從測試對產品盈利的直接或間接影響、測試中顯性及隱性成本的深度剖析以及如何避免量產測試中的誤區等角度進行分享。在會中及會后我們收到了許多與會嘉賓提出的問題。在此我們將通過本期內容,匯總此次研討會中收集的熱點話題進行進一步的解答。



    誤區1:
    為了達到量產測試高的UPH (Unit Per Hour) 必須使用貴的高端測試機?

    分析:

    ● 通常,貴的高端測試機的儀器資源數目比較多而且性能也比較高。

    ● 儀器資源數的增加能增加同測數從而提高量產測試的UPH。

    ● 測試機配有昂貴的高性能儀器主要目的是提升特征性測試(characterization test)的覆蓋率,并不是為了提高量產UPH。相反,在大部分情況下,儀器的高性能在量產測試中并不一定被使用,反而會增加測試機的折舊成本而增加量產測試費用。



    ◆ 觀眾提問一:

    在量產的時候如果能用高端測試機測試,比如Serdes、PCIE等高速接口用高端設備測,是否有更好的覆蓋率及更好的質量?如果用便宜的設備測試性價比該怎么評估?


    ◇ 摩爾精英建議:

    首先,在任何大規模生產中,生產成本一定是我們最優先考慮的事。因此,采用“最合適而不是最昂貴、最高端的ATE測試設備”來開發量產測試方案是芯片測試工程決策人首先要考慮的原則。其實,芯片測試的覆蓋率、測試的質量,和所用的機臺的性能并不是100%正相關。量產和驗證不同,芯片量產測試方案的開發,應該以defect-oriented為指導思想,提升覆蓋率,保障質量。在Defect-oriented的原則下,并不是所有測試項目都需要最高規格的儀器。再次,對于Serdes,例如PCIE,目前應用已經在10Gbps以上,例如PCIE Gen4.0數據速度為16GT/s, PCIE Gen5.0 數據速度為32GT/s。這些都已經超過目前業內最新、最昂貴的ATE機臺的高速數字板卡所能覆蓋的范圍。對于high-speed IO, 最好的量產測試方法還是做tx/rx loopback test。

    總而言之,應該選擇適合所測芯片的ATE測試機,而不是“只買貴的、不買對的”。



    ◆ 觀眾提問二:

    為什么說高性能測試項在量產測試中并不是必須的?難道保證品質不是最重要的嗎?


    ◇ 摩爾精英建議:

    對于一些特高性能的測試項,比如高速數據接口,在量產中如果直接進行測試,一方面對測試機要求比較高,另一方面量產測試穩定性也比較難以控制。對于一個經過Characterization驗證過設計合格的產品,我們在量產中可以采用defect-oriented測試方案,如在DFT(Design for Test)中設計一些BIST或Loopback方案,也可以在測試板上采用golden units對測的方案。如果設計很Marginal必須要直接測量這些參數,我們就必須使用昂貴高端測試機或外掛實驗室設備進行量產,量產測試流程在工廠端也需要進行比較好的監控和維護。




    誤區2:
    FT是量產測試的最后測試環節,為了保證質量,FT必須要有高的測試覆蓋率嗎?

    分析:

    ● 對于一個設計合格的芯片,壞品主要是從晶圓制造和封裝這兩個生產流程引入的。CP測試可以分離出晶圓制造引入的壞品;FT測試除了可以分離出晶圓制造引入的壞品,還能分離出封裝引入的壞品。

    ● CP流程的設立主要是為了:提高FT的良率以免除壞品的封裝費用;提供封裝后無法完成的測試。

    ● 通常,海量芯片的測試包含CP和FT,CP+FT覆蓋整個芯片的所需的測試。根據芯片的特點,可以合理分配測試項在CP和FT流程中。

    【實例】 一個簡單的模擬電源管理芯片,原先只有FT測試,但由于受限于分選機,只能并測4工位,無法滿足封測廠的UPH要求。因此,新增了CP流程,并測數為16。經合理分配測試項,FT注重由封裝引入的故障對應的測試項,其它都由CP覆蓋。最終,FT不但滿足封測廠的UPH要求,而且整體測試方案不但保證的產品質量也降低了測試費用。



    ◆ 觀眾提問三:

    FT不增加覆蓋率,都放CP測,那封裝引入的故障被漏掉改怎么辦?怎么區分哪些測試項應該放CP,哪些應該放FT,哪些兩邊都要放?


    ◇ 摩爾精英建議:

    CP不能覆蓋封裝引入的defect,而且封裝也會影響芯片的一些性能參數,FT必須覆蓋CP不能覆蓋的測試項和受封裝影響的測試項。如何分配CP和FT的測試項,需要和設計工程師協助完成。

    另外,還需要考慮芯片的特點和測試硬件的費用和性能。例如,我以前的手機模擬芯片有300+ pads,如果CP要測8工位,需要用昂貴的垂直針。因為工藝比較成熟良率也比較高,我們決定CP用懸臂針測2工位,測試項主要包含有良率損失的測試項。




    誤區3:
    量產測試必須要測產品規范書上的所有參數和使用產品規范書上的上下限嗎?

    分析:

    ● 傳統定義:好的產品是完全符合技術規范的產品。要保證一個產品是好的,必須:
    ○ 測試每個規范書上的參數;
    ○ 進行老化測試保證使用壽命;
    ○ 完成用戶端的校對。

    ● 實用定義:好的產品 = 好的設計 + 好的制造
    ○ 好的設計:通過設計驗證和多個process lots的特性測試,產品的參數符合技術規范的要求;
    ○ 好的制造:沒有制造引入的defects和outliers。

    ● 對于一個設計合格的產品,量產測試的重點是快速找出制造過程中導入的defects和outliers。量產測試是一個defect-oriented test。


                                                                    圖:defect-oriented test



    ◆ 觀眾提問四

    我們怎么預判芯片會有哪些defects和outliers?然后再針對可能會有的問題,去設計最小化的測試來覆蓋,成本是降低了,那么質量該如何保證?


    ◇ 摩爾精英建議:

    Defect必須在量產測試中被screen out,而且可以有針對地被快速查出來。有些測試項盡管測試結果在spec limits里面,但根據數據分布屬于outlier,其實也建議被screen out,量產測試的limits可以通過數據分析來制定。

    好的芯片產品 = 好的設計 + 好的制造。好的設計除了設計工程師的設計和大量仿真,更重要的是要結果嚴格的design verification、qualification和characterization來驗證。其實,只有設計合格的產品才能投入量產,否則會有良率等問題。對于,合格設計的產品,量產測試的目的不是設計最小化測試,而是設計最有效的測試將生產引入的defects快速地查出來,量產測試是一個defect-oriented測試。



    誤區4:
    封裝和測試必須在同一個廠嗎?

    分析:

    ● 封裝和測試在同一個廠的優點:
    ○ 減少運輸過程花費的時間;
    ○ 減少運輸的費用和可能帶來的質量風險。

    ● 封裝和測試分開的優點:
    ○ 產能靈活,不受制于封裝廠內測試產能;
    ○ 質量管理增強,區分晶圓與封裝質量問題;
    ○ 供應鏈管理能力增強,多封裝廠訂單管控增強。


    ◆ 觀眾提問五:

    在晶圓廠到封裝廠中物流發生的風險到底有多大?


    ◇ 摩爾精英建議:

    我在這個行業工作30多年了,其實在物流的風險上看到的案例也不是很多,甚至許多誤操作呢(例如晶片的處置不當, IC混料,數量算錯,錯誤寄送等等)會甩鍋給物流,其實現在包裝的技術相當的不錯, 也有Drop test等手段在驗證產品的 魯棒性(Robustness) ,可以說大家都做了很多,物流對于品質的沖擊是可以預測的,物流風險更多的其實是成本的問題,而目前這個成本是可以通過保險的方式覆蓋的,萬分之八左右的保費相比于成本而言是相對可控的。

    最后插幾句我個人的所見所想,我在行業內這么多年看到在物流中發生的"遺失",其實發現有部分都是"內賊"搞出的問題,在DRAM瘋狂漲價的時代,的確有一些不好的失竊甚至是搶劫問題,后來也證明是里應外合的產物。在一些地區除了失竊,物流環節的其他實際貨損倒是少見。最后建議大家在考慮物流風險上面,除了保險等手段,還可以在芯片的設計端增加更多的Tracebility(Efuse/OTP/MTP),不光可以保證芯片供應鏈安全,還可以增加更豐富的管理手段。



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